摘要：设计了基于锁相环的短波段正弦信号合成器，其工作原理为原始的正弦波输出信号由压控振荡器产生，经芯片分频输出一个低频方波信号，参考信号采用Q值较高的晶体产生，然后输出到芯片的分频，在芯片内部输出一个低频方波信号，两路低频方波信号同时由芯片内部的数字鉴相器进行比相，输出一个反映相位误差值的双路差分电压信号到有源环路低通滤波器，经它滤波形成近似直流的信号，控制压控振荡器的变容管反相偏置电压来调整振荡频率。仿真结果达到预期要求。
关键词：无线电； 短波； 锁相环； 频率合成
中图分类号：TN91934； TP368.1文献标识码：A文章编号：1004373X(2011)23009803
Design and Debugging of Short Wave Frequency Synthesizer
SUN Jinglin1, XU Feng2, ZHAO Mingzhong2
(1.Suzhou Mingri Engineering Consultants Co.Ltd., Suzhou 215021, China;
2.College of Information Science and Technology, Nanjing Forestry University, Nanjing 210037, China)
Abstract： A short wave sine signal synthesizer based on PLL was designed, in which the sine wave output signal was generated by voltagecontrolled oscillator, the frequency of which was divided by a prescalar, and further divided by inchip counter, resulting in a squarewave signal with low frequency inside the chip; the reference signal was generated by a high Q crystal oscillator, the frequency of which was divided by a counter inside the chip; the 2 channels of low frequency squarewave signal were applied into the digital phase detector, a dualway differential signal reflecting phase error was output to an active lowpass active filter, an approximate DC signal was generated to control the inverselybiased voltage on the varactor to control the VCO frequency. The simulation results show that the design can meet the requirement of actual project.
Keywords： radio wave; short wave; PLL; frequency synthesis
收稿日期：201107260引言
锁相环自20世纪30年代发明后，已经成为通信、雷达、仪器仪表、高速计算机及导航系统的不可或缺的关键部件［1］。 锁相环路是一种以消除频率误差为目的的相位误差反馈控制电路。随着现代电子技术的发展，具有高稳定性和高准确度的频率源的应用越来越广泛［23］。本系统基于锁相环实现短波段正弦信号的生成,其工作原理为，原始的正弦波输出信号由压控振荡器产生，经 LM504双模前置分频器进行预分频，再经 MC145152芯片的A和N计数器进一步分频，在芯片内部输出一个低频方波信号；参考信号采用Q值较高的晶体产生，然后输出到MC145152芯片的R计数器进行计数并进一步分频，也在芯片内部输出一个低频方波信号；两路低频方波信号同时送到MC145152芯片内部的数字鉴相器进行比相，输出一个反映相位误差值的双路差分电压信号到基于运放LM358的有源环路低通滤波器，经其滤波形成近似直流的信号，去控制压控振荡器的变容管反相偏置电压来调整振荡频率，以保持参与鉴相的两路信号相位同步，并使频率误差降低到零，从而实现无频差的频率跟踪和相位跟踪。
1原理与方案
1.1系统组成及原理
短波段频率合成器系统组成如图1所示。将分别来自压控振荡器和双模前置分频器的输出信号同时施加到A和N计数器进行计数分频。输入并行码DA0~DA5,DN0~DN9通过缓冲电路分别控制该两计数器的分频比，由于分频比N＞A，因而A计数器先计满，输出脉冲C使双模控制逻辑MC从0变为1。N计数器继续计数直到计满，输出脉冲B将MC重置为0状态，并将两计数器同时复零，以等待下一循环［45］。
R,N计数器的输出A,B同时送到鉴相器进行比相和锁相状态检测。其中输出PD01和PD02分别反映信号A和B之间超前与滞后情况，两电压经低通滤波去控制VCO的振荡频率以改善锁相状态，直到环路处于锁定状态，即fR=fN，φR=φN，电压PD01,PD02维持在高电平，锁相状态检测输出LD=PD01。
1.2设计方案
1.2.1压控振荡器电路
本文采用变容管进行锁相环的频率控制,采用日本富士通公司的BB910变容二极管实现VCO电路，原理图如图2所示。
图1短波段频率合成器系统组成图2PLL的VCO电路原理图如果锁相环的VCO输出频率较高，一般在其输出端用前置分频器进行预分频，然后再输入到低频分频器中进一步分频，最后由鉴相器鉴相。本文采用日本富士通公司的B504L作为前置分频器芯片。
1.2.2鉴相器电路
本文采用美国摩托罗拉公司的MC145152内置的数字型鉴相器。原理图如图3所示。
1.2.3环路滤波器
本文采用美国摩托罗拉公司的LM358运算放大器，其采用单双电源供电，增益频带宽大约在1 MHz，直流电压增益高约在100 dB。原理图如图4所示。
2EDA仿真
2.1压控振荡器
基于Multisim的VCO的仿真结果如图5所示，观察发现波谷有些失真，这是由于工作点设置使其易于起振，从而使得正反馈强劲所致，将由后端的谐振滤波器纠正为无失真的正弦波。
图3PLL前置分频器及鉴相器电路原理图图4PLL环路滤波器电路原理图图5VCO的Multisim仿真结果2.2鉴相器
相乘型鉴相器Multisim仿真结果如图6所示。分析得知，模拟鉴相器在0~90°鉴相器线性较好，鉴相输出波形良好，基本无失真。
2.3环路滤波器
环路滤波器的Multisim幅频特性仿真结果如图7所示。分析得知，在-3 dB处频宽1 kHz,满足设计要求，带内波动相对平坦，环路低通特性比较陡峭，锁相环稳定性得到提高。
图6相乘型鉴相器Multisim仿真结果图7环路滤波器的Multisim幅频特性仿真结果3性能测试与分析
如果实验室没有配置频谱仪等高档仪表，使用数字存储示波器也能比较准确地测试锁相环频率合成器的性能，实际测量结果如图8所示。分析如下：
图8实际测量波形图(1) 图8(a)测试结果显示，VCO自由振荡时频率在29 MHz左右,波形失真较大;
(2) 图8(b)测试结果显示，前置ECL分频器64分频后输出方波，下降延迟较大，这是ECL内部结电容所致，而后级分频采用上升沿有效，因而对系统性能无影响；
(3) 图8(c)测试结果显示，MC145152第28脚输出信号，向下的窄脉冲小于50 ns，说明瞬态相位偏差小，说明锁相环比较稳定；而上升沿的抖动即为相位噪声的反应，抖动范围小于20 ns，说明相位噪声比较理想；
(4) 图8(d)测试结果显示，环路锁定后，测量VCO输出信号，频率达到30 MHz，幅度到达1.7 Vpp，波形良好，无失真。
4结语
锁相环路是一种以消除频率误差为目的的相位误差反馈控制电路。随着现代电子技术的发展，具有高稳定性和准确度的频率源锁相环已经成为通信、雷达、仪器仪表、高速计算机及导航系统的不可或缺的关键部件。本系统基于锁相环实现短波段正弦信号的生成，实现了无频差的频率跟踪和相位跟踪，并用基本仪表测试了其性能，测试结果良好。本文从基本理论和工程实践的层面，分别介绍了上述频率合成器的设计流程和调试方法，对从事无线电设备工程设计和生产调试的技术人员，尤其对高等院校教学实验室的实验员掌握使用简陋仪表测试锁相环频率合成器的性能，具有一定的参考价值。
参考文献
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［5］BEST Roland E. Phaselocked loops design, simulation, and application［M］.北京：清华大学出版社，2003.
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［7］王大磊，王斌.基于ADF4111的数字锁相式可调频率源实现［J］.现代电子技术，2010,33(8)：189193.
［8］秦娜，周胜源.射频锁相频率合成器的设计与仿真［J］.电子设计工程，2011(8)：9799.
作者简介： 孙静林男，1975年出生，辽宁锦州人，工程师。主要研究方向为通信技术。
徐锋男，1977年出生，江苏句容人，硕士，讲师。主要研究方向为无损检测技术、信号处理技术。
赵明忠男，1963年出生，江苏南京人，硕士，教授。主要研究方向为通信技术、信号处理技术。
